技术支持

TECH SUPPORT

  • Q上海瞻芯电子的SiC MOSFET是否有正负压应力极限的数据?

    A

        瞻芯电子的SiC MOSFET栅极电压规范(+20V/-5V)是严格根据JEDEC来做的认证,保证产品在室温下工作寿命不小于10年。对于超出栅极电压规范的应用情况,主要有以下两个方面的考量。

        第一,栅极本身的寿命模型主要由SiO2的TDDB(Time Dependent Dielectric Breakdown 时间依赖的介质击穿)模型来确定,已经有大量的数据表明SiC上生长的SiO2介质层的质量跟Si上生长的SiO2是一样优良的,所以从TDDB的角度来看,20V的栅介质所能承受的更高电压以及在该电压下的寿命模型跟Si MOSFET和IGBT是一致的;瞻芯电子正在用瞻芯自己的SiC MOSFET建立SiO2栅介质工艺和器件的寿命模型。

        第二,SiC MOSFET跟Si MOS产品(MOSFET和IGBT)最大的差别和挑战就在于PBTI(Positive Bias Temperature Instability正偏压温度不稳定性)和NBTI(Negative Bias Temperature Instability负偏压温度不稳定性),加正偏压后器件Vth会增加,加负偏压后器件Vth会减小;在JEDEC认证条件下,在栅极电压规范内工作,器件的寿命是可以得到保证的;对于超出栅压规范的应用寿命模型,瞻芯电子正在搭建设备并且做详细规划和研究;总体说来,只要正栅压不超过25V,负栅压不低于-10V,Duty Cycle比较小的脉冲不会对器件造成性能的不可恢复性损伤,具体的定量关系和寿命模型会在第一轮研究结束时给出。


  • Q上海瞻芯电子如何解决SiC MOSFET 应用中驱动的负压尖峰问题?负压尖峰产生机制是怎样的?有什么应对方法?

    A

    SiC MOSFET相比于传统的Si功率器件具有更快的开关速度,然而这种快速的暂态过程会使SiC MOSFET的开关性能对回路的寄生参数更加敏感,尤其体现在驱动波形上。

    如下图所示为米勒效应产生的电压尖峰。在SiC MOSFET的半桥应用中,下管保持关断状态,上管关断时,会产生较大的dv/dt,由于功率回路和驱动回路中的寄生电感,会产生一个较大的米勒电流,该电流会在驱动电阻RG上产生一个压降,从而导致在VGS波形上出现一个负尖峰;同理,当上管导通时,也会产生较大的dv/dt,由于回路中存在的寄生电感,也会产生一个较大的米勒电流,该电流会在驱动电阻RG上产生一个压降,从而导致在VGS波形上出现一个正尖峰。

    5.PNG

           米勒效应产生的电压负尖峰              米勒效应产生的电压正尖峰

     为了减少驱动的负压尖峰,有以下几个方面的建议:

     1) 在驱动电阻RG上并联一个back-to-back MOS,来降低米勒效应在RG上产生的压降,从而减小米勒尖峰电压,如下图中的Q1、Q2;

    6.PNG


     2) 将驱动芯片尽可能靠近SiC MOSFET的栅极,尽可能减小驱动回路中的寄生电感;

     3) 在Layout上尽量减小功率回路的面积,尽可能减小功率回路和驱动回路中的共源极电感;

     4) 在条件允许的情况下,使用TO247-4封装的SiC MOSFET,尽可能采用Kelvin驱动以减少器件引脚所带来的寄生电感。




  • Q上海瞻芯电子如何解决SiC MOSFET应用中的开关震荡问题?

    A

     SiC MOSFET振荡问题最关键的是首先要解决驱动回路振荡问题,防止因为驱动信号振荡而导致的振荡。为了解决驱动回路振荡,需要将驱动芯片尽可能靠近SiC MOSFET的栅极,尽可能减小寄生电感,减少振荡。

     下面两张图,上图为驱动芯片离SiC MOSFET比较远的测试波形,下图为离的比较近的测试波形。两图中天蓝色波形为Vgs波形,黄色为Vds波形。 左图中米勒尖峰高达19.2V,右图的米勒尖峰只有4.6V,改善这么大的主要原因就是驱动IC离SiC MOSFET比较近。

    2.PNG

    驱动IC离MOSFET比较远的测试波形                驱动IC离MOSFET比较近的测试形

     下面再说明一下SiC MOSFET的Layout的一些注意点,良好的Layout有助于减小振荡。首先驱动IC尽量离SiC MOSFET越近越好,以保证驱动回路面积越小越好。其次, 高频振荡是由PCB 和MOSFET的杂散电感杂散电容(主要是Coss)之间的振荡引起。如下图中,红色的虚线是功率回路的面积,绿色的虚线是驱动回路面积。这些面积越小则SiC MOSFET开关时的振荡越小。

    7.PNG

  • QSiC MOSFET并联中需要注意哪些事项?

    A

     要保证每个SiC MOSFET的驱动回路和主功率回路尽量对称,要求驱动芯片输出到每个SiC MOSFET的栅极距离全部一样,每个SiC MOSFET需要单独的Rg来增加一致性,如果并联的MOSFET共用一个驱动电阻将会导致阈值电压最小的那个MOSFET最先开通,同时会将其他的MOSFET的Vgs钳位在该阈值电压下,从而导致只是阈值电压最小的MOSFET开通,其余所有的管子全部未开通。关断过程也是如此,阈值电压最高的那个MOSFET先关闭,同时将电压钳位在该阈值电压下,直到该管完成关断过程。由此可见,使用一个驱动电阻来驱动所有的MOSFET会造成比较大的开关瞬间的动态不均流。为此需要为每个MOSFET配置单独的Rg,从而使得每个MOSFET的Vgs解耦,增强动态均流。静态的均流特性主要靠MOSFET本身的参数一致性来实现,需要仔细挑选参数一致的MOSFET来做直接并联。

    4.PNG


  • QSiC MOSFET TO247-4比TO247-3的寄生电感改善多少?有没有具体参数?

    A

     根据CREE公开的数据,TO247-4封装的开关损耗只有TO247-3封装的开关损耗的30%(600V/40A)。由此可见TO247-4封装优势非常明显。

    8.PNG

     TO247-3封装内部的内部公共Source电感会减缓MOSFET开通和关断的速度,从而增加了开关损耗,而TO247-4因为有单独的一根Source引线用于驱动,从而旁路了内部公共Source电感,避免了内部公共Source电感对开关过程的影响,从而达到减小开关损耗的目的。

     首先看下开通过程,典型的双脉冲实验中通过开关上管来实现,我们主要聚焦上管Vgs回路。当上管开通时,Q1的Id是增加的,那么L_SL感应出来的电压是上正下负,其电压和外部所加的驱动电压(正电压)极性相同,导致内部MOSFET-Die上的Vgs电压减小,从而减缓了MOSFET开通过程。

    9.PNG

    TO247-3封装开通过程

    下面再看上管关断过程,Q1关断,导致Id减小,L_SL感应出来的电压是上负下正,该电压和外部驱动电压(负电压或零电压)极性相反,会减小实际内部MOSFET-Die上的Vgs在关断过程的电压,如果L_SL上的电压足够大,甚至能造成内部MOSFET-Die上的电压从负压变为正压,导致误开通!所以L_SL会导致关断过程减慢,从而增加关断损耗。

    10.PNG

    TO247-3封装关断过程

    下图使用的是TO247-4封装,因为有单独的一根Kelvin-Source引线,从而使得L_SL上的感应电压无法影响驱动回路,从而增加了开关速度,减小开关损耗。

    11.PNG

    TO247-4封装

  • Q上海瞻芯电子SiC MOSFET体二极管能抗多大的浪涌电流?

    A

    IV1Q12080T3体二极管的IFSM(单次正向浪涌电流)抽样测试值≥120A。

    3.PNG